• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    DieErfindung betrifft ein Verfahren zur Implantierung eines Halbleiterwafers,sowie dessen Verwendung zur Herstellung eines Transistors. Nachdem Bereitstellen des Halbleiterwafers (5) mit einem Substrat (10)wird eine Resistschicht (24) auf einer Oberseite des Substrats (10)aufgebracht und strukturiert, um die Oberseite des Substrats (10)oberhalb eines ersten Bereichs (12) freizulegen. Es erfolgt dasImplantieren von Ionen mit einer ersten Energie, wobei die Ionenim Wesentlichen senkrecht zur Oberseite des Substrats (10) des Halbleiterwafers(5) auftreffen und die erste Energie so gewählt ist, dass die Ionen imersten Bereich (12) das Substrat (10) des Halbleiterwafers (5) biszu einer ersten Tiefe (30) in Form einer oberflächennahen Schicht (32) dotieren.Anschließendwird eine antireflektierende Abdeckschicht (22) über der Resistschicht (24)aufgebracht und es erfolgt ein Implantieren von Ionen mit einerzweiten Energie, wobei die Ionen im Wesentlichen senkrecht zur Oberseitedes Substrats (10) des Halbleiterwafers (5) auftreffen und die zweite Energieund die Dicke der antireflektierenden Abdeckschicht (22) so gewählt sind,dass die Ionen im ersten Bereich das Substrat (10) des Halbleiterwafers(5) bis zu einer zweiten Tiefe (26) in Form einer tiefen Wanne (28)dotieren.
    公开号:DE102004025112A1
    申请号:DE102004025112
    申请日:2004-05-21
    公开日:2005-12-22
    发明作者:Andreas Dr. Bram；Udo Dr. Eckart；Jürgen Dr. Faul；Hermann Dr. Sachse
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-027
    专利说明:
    [0001] DieErfindung betrifft ein Verfahren zur Implantierung eines Halbleiterwafersund die Verwendung des Verfahrens zur Bildung eines Transistors sowieein Verfahren zur Implantierung einer Vielzahl von Halbleiterwafern.Die Erfindung betrifft darüber hinauseine integrierte Halbleiterschaltung, die wenigstens einen Feldeffekttransistoraufweist.
    [0002] ZurHerstellung integrierter Schaltungen werden üblicherweise auf Halbleiterwafernmit verschiedenen elektrischen Eigenschaften versehene Schichtenaufgebracht. Das gezielte Verändernder elektrischen Eigenschaften betrifft Schichten auf oder im Substratdes Halbleiterwafers. Beispielsweise werden bestimmte Bereiche immonokristallinen und polykristallinen Substrat des Halbleiterwafersmit einer p- bzw. n-Dotierung versehen. Zur Herstellung von p-Dotierungenwerden üblicherweiseBor- oder Indium Ionen als Dotierstoff verwendet, während n-Dotierungenmit Arsen- oder Phosphor-Ionen durchgeführt werden. Diese Dotierstoffewerden mit Hilfe einer Implantierung in das Substrat des Halbleiterwaferseingebracht, wobei die Ionen-Implantierung bei der Herstellung integrierterSchaltungen die vorherrschende Technologie zur Dotierung ist.
    [0003] DieDotierung wird mit Hilfe einer Maske auf die gewünschten Bereiche beschränkt. AlsMaske wird üblicherweiseeine photolithographisch strukturierte Resistschicht verwendet.Die Resistschicht wird mit der fürdie betreffende Ebene gewünschten Strukturbelichtet und anschließendentwickelt, um die zur Implantierung bestimmten Bereiche freizulegen.Ionen, die außerhalbder freigelegten Bereiche auftreffen, werden in der Resistschichtgestoppt.
    [0004] Ineiner Anlage zur Ionen-Implantierung wird der Dotierstoff zunächst ineinem Plasma ionisiert. Die geladenen Teilchen werden anschließend mitHilfe einer Beschleunigungsspannung, die beispielsweise etwa 100kV beträgt,zur Oberflächedes Substrats des Halbleiterwafers beschleunigt. Bei genügend hoherBeschleunigungsspannung dringen die Dotieratome einige hundert Nanometertief in das Substrat des Halbleiterwafers ein. Das Maximum der Konzentrationdes Dotierstoffs liegt im Inneren des Substrats. Die Ionen-Implantierungkann somit beispielsweise zur Bildung einer Wanne eines Transistorsherangezogen werden, bei der eine tiefe Schicht im Substrat dotiertwird. Es ist aber auch möglich,beispielsweise eine oberflächennaheSchicht zu dotieren, indem die Energie der Ionen entsprechend gewählt wird.
    [0005] Beider Dotierung eines amorphen Festkörpers entspricht die Verteilungdes implantierten Dotierstoffs im wesentlichem einem Gauß-Profil.Bei einem monokristallinem (und evtl. auch bei einem grobkörnigen polykristallinem)Substrat weicht das Konzentrationsprofil in tiefliegenden Bereichenbei kleinen Konzentrationen deutlich von einem Gauß-Profilab. Die Dotierstoffkonzentration ist dort größer, weil Ionen, die das Substratin Richtung einer der kristallographischen Achsen des Substrats durchdringen,wie in einem offenen Kanal geführt werden.Dieser Effekt ist am stärkstenausgeprägt, wenndie Einschussrichtung der Ionen genau mit einer Richtung einer kristallographischenAchse des Substrats zusammenfällt.Für dieErzeugung reproduzierbarer Dotierprofile ist dieser sogenannte Channeling-Effektsehr störend.In der Praxis versucht man deshalb, den Channeling-Effekt weitestgehend zuvermeiden.
    [0006] Wiein D. Widmann, H. Mader und H. Friedrich, Technologie hochintegrierterSchaltungen, Springer-Verlag, 2. Auflage 1996, Seite 228 bis 236, beschriebenwird, sind zwei Maßnahmenzur Vermeidung des Channeling-Effekts bekannt. Zum einen kann derHalbleiterwafer in der Ionenimplantationsanlage um einige Grad zurIonenstrahlrichtung verkippt werden. Der Winkel zwischen der Ionenstrahlrichtungund der Scheibennormale, die z. B. eine kristallographische Richtungist, beträgtca. 5 bis 7 Grad. Die andere Maßnahmeist die Bedeckung der monokristallinen Substratoberfläche miteiner dünnen amorphenSchicht, nach deren Durchdringung die Ionen bereits eine gewisseWinkelverteilung aufweisen.
    [0007] DasImplantieren unter einem Kippwinkel von beispielsweise 5 bis 7 Gradist jedoch mit einigen Nachteilen verbunden. So führt derschrägeintreffende Ionenstrahl an den Kanten der Resistschicht je nachEinfallsrichtung zu einem Abschattungseffekt oder zu einer größeren lateralenAusdehnung des implantierten Bereichs. Dies führt beispielsweise bei derhochenergetischen Implantation einer Wanne dazu, dass sich die Wannenbereichekeulenförmigunterhalb der Kante der Resistschicht ausdehnen. Dadurch erhöht sichder Flächenbedarfder Transistoren einer integrierten Schaltung. Die Entwurfs-Regeln zur Bildungvon Wannen bei der Transistorherstellung müssen entsprechend angepasstwerden.
    [0008] EineLösungwäre dieImplantation mit einem nahezu senkrecht eintreffenden Ionenstrahl,wobei die Oberflächedes Halbleitersubstrats, wie oben beschrieben, mit einer amorphenSchicht bedeckt wird, um den Channeling-Effekt zu verhindern. Beider Herstellung integrierter Schaltungen werden jedoch häufig mehrereImplantierungsschritte hintereinander ausgeführt. So wird beispielsweisezur Bildung einer tiefen Wanne eines Transistors zuerst eine hochenergetischeImplantierung durchgeführt.Anschließend wirdim Bereich des Kanals des Transistors eine dünne, oberflächennahe Schicht dotiert, umdie Schwellenspannung des Transistors einzustellen. Diese zweiteDotierung wird üblicherweisemit niedriger Energie durchgeführt,um zu erreichen, dass die Dotierung nur in einem oberflächennahenGebiet mit einem Dotierungsmaximum im Bereich der Tiefe des leitfähigen Source-Drain-Kanalsdurchgeführtwird. Die amorphe Schicht (auch als Screening-Schicht bezeichnet)kann jedoch nicht fürhochenergetische und niederenergetische Ionenimplantierungen gleichzeitigoptimiert sein. Verschiedene Screening-Schichten für unterschiedlicheImplantierungsschritte erhöhenjedoch die Komplexitätdes Prozesses zur Herstellung einer integrierten Schaltung.
    [0009] Esist daher Aufgabe der Erfindung, ein Verfahren anzugeben, das dieoben genannten Probleme überwindetund eine Implantierung in einem oberflächennahen Gebiet und einemtiefliegenden Gebiet mit senkrecht zur Oberfläche eintretendem Ionenstrahlermöglicht.
    [0010] DieseAufgabe wird erfindungsgemäß dadurchgelöst,dass bei einem Verfahren zur Implantierung eines Halbleiterwafersfolgende Schritte ausgeführtwerden: – Bereitstellendes Halbleiterwafers mit einem Substrat; – Aufbringeneiner Resistschicht auf einer Oberseite des Substrats; – Strukturierender Resistschicht, um die Oberseite des Substrats oberhalb einesersten Bereichs freizulegen; – Implantierenvon Ionen mit einer ersten Energie, wobei die Ionen im wesentlichensenkrecht zur Oberseite des Substrats des Halbleiterwafers auftreffenund die erste Energie so gewähltist, dass die Ionen im ersten Bereich das Substrat des Halbleiterwafersbis zu einer ersten Tiefe in Form einer oberflächennahen Schicht dotieren; – Aufbringeneiner antireflektierenden Abdeckschicht über der Resistschicht; und – Implantierenvon Ionen mit einer zweiten Energie, wobei die Ionen im wesentlichensenkrecht zur Oberseite des Substrats des Halbleiterwafers auftreffenund die zweite Energie und die Dicke der antireflektierenden Abdeckschichtso gewählt sind,dass die Ionen im ersten Bereich das Substrat des Halbleiterwafersbis zu einer zweiten Tiefe in Form einer tiefen Wanne dotieren.
    [0011] Gemäß der Erfindungwird ein mehrstufiges Implantieren mit einer ersten und einer zweitenEnergie durchgeführt.Zur Maskierung der Implantation wird eine Resistschicht verwendet.Die Resistschicht wird dabei so strukturiert, dass der zu implantierende ersteBereich freigelegt ist. Währendder Implantation mit Ionen der ersten Energie, beispielsweise zurEinstellung der Schwellenspannung eines Transistors, wird ein oberflächennaherBereich dotiert. Wegen der fürdiese Implantierung verwendeten niedrigen Energie macht sich derChanneling-Effekt kaum bemerkbar. Nach der ersten Implantation wirddie antireflektierende Abdeckschicht konform aufgebracht. Es erfolgtanschließendeine hochenergetische Implantation mit Ionen der zweiten Energie,bei der die antireflektierende Abdeckschicht als Screening-Schicht wirkt.Somit wird der Channeling-Effekt bei der Implantierung verhindertbzw. stark unterdrückt.Insgesamt ergibt sich eine sehr einfache Prozessführung, dienur wenig Verfahrensschritte benötigtund eine kostengünstigeImplantierung in einem Herstellungsprozess für integrierte Schaltungen erlaubt.
    [0012] Gemäß einerAusführungsformwird beim Schritt des Implantierens der Ionen die erste Energie sogewählt,dass die erste Tiefe weniger als 100 nm beträgt.
    [0013] Gemäß dieserVorgehensweise kann das Verfahren zur Anpassung der Schwellenspannung eineDotierung eines Source/Drain-Kanalbereichseines Transistors durchführen.
    [0014] Gemäß einerweiteren bevorzugten Ausführungsformwird beim Schritt des Implantierens der Ionen die zweite Energieso gewählt,dass die zweite Tiefe ungefähr300 nm bis 1 μmbeträgt.
    [0015] Gemäß dieserVorgehensweise eignet sich das Verfahren beispielsweise zur Bildungeiner tiefen Wanne eines PMOS- oder NMOS-Transistors, die üblicherweisein dotierten Wannen gebildet werden, die eine entsprechende Tiefeaufweisen.
    [0016] Ineiner weiteren Ausführungsformwird der Schritt des Implantierens der Ionen mit der zweiten Energiemit Phosphor-, Arsen- oder Bor-Ionen durchgeführt, wobei die zweite Energieungefähr100 keV bis 1000 keV beträgt.
    [0017] Gemäß dieserVorgehensweise lässtsich eine tiefe n-dotierte oder p-dotierte Wanne zur Herstellungeines Transistors bilden.
    [0018] Ineiner weiteren bevorzugten Ausführungsformwird der Schritt des Aufbringens der antireflektierenden Schichtso ausgeführt,dass die antireflektierenden Abdeckschicht ein organisches Material umfasst.
    [0019] ImZuge der sich ständigsteigernden Strukturauflösungbei der Herstellung integrierter Schaltungen wird zukünftig dieResistmaske bei der Ionenimplantation im UV-Bereich strukturiertwerden. Auf diese Resistschicht wird nachfolgend eine konforme Schichtaufgebracht, die eine bestimmte und gut kontrollierbare Dicke aufweisensoll. Eine antireflektierende Abdeckschicht aus einem organischenMaterial kann dazu auf einfache und kostengünstige Weise verwendet werden.
    [0020] Gemäß einerweiteren bevorzugten Ausführungsformwird die Dicke der antireflektierenden Schicht so gewählt, dassbeim Schritt des Implantierens der Ionen mit der zweiten Energiedie an der antireflektierenden Abdeckschicht im Bereich der Seitenwände derstrukturierten Resistschicht gestreuten Ionen in der antireflektierendenAbdeckschicht gestoppt werden.
    [0021] Gemäß dieserVorgehensweise kann sichergestellt werden, dass während deszweiten Implantationsschrittes an der antireflektierenden Abdeckschichtim Bereich der Seitenwändeder strukturierten Resistschicht gestreuten Ionen nicht im Bereich desLeitungskanals des zu bildenden Transistors zu liegen kommen. EineDotierung dieses Bereiches würdedie Schwellenspannung des Transistors beeinflussen. Damit ergebensich lokale Variationen der Schwellenspannung, die vom Abstand desTransistors zur Grenze der Wanne abhängen. Dies würde zu wenigreproduzierbaren Schwellenspannungen bestimmter Transistoren führen, diemitunter den Ausfall einer integrierten Schaltung hervorrufen könnten. Gemäß der Erfindungwerden die Ionen in der antireflektierenden Abdeckschicht gestoppt,so dass sie nicht in den Bereich des Leitungskanals des zu bildendenTransistors durchtreten können.
    [0022] Ineiner weiteren bevorzugten Ausführungsformwird vor dem Aufbringen der Resistschicht folgender Schritt ausgeführt: – Aufbringeneiner amorphen Schicht auf der Oberseite des Substrats.
    [0023] Gemäß dieserVorgehensweise wirkt währendder Implantation mit Ionen der ersten Energie die amorphe Schichtals Screening-Schicht. Somit wird der Channeling-Effekt auch beider niederenergetischen Implantierung verhindert bzw. stark unterdrückt.
    [0024] Besondersvorteilhaft erweist sich die Erfindung bei einer integrierten Halbleiterschaltung,die wenigstens einen Feldeffekttransistor aufweist, dessen Wanneund dessen dotierter Bereich zur Festlegung seiner Schwellenspannungmit dem erfindungsgemäßen Verfahrengebildet sind.
    [0025] AufGrund des senkrecht einfallenden Ionenstrahls kann der Abstand derWannen möglichstklein gehalten werden. Dies führtzu einer Reduktion der Größe der integriertenHalbleiterschaltung. Da gemäß der Erfindungder Channeling-Effekt durch die Verwendung einer antireflektierendenSchicht ausgeschlossen ist, verbessert sich die Definition der Wannein der Tiefe. Da eventuell an der Kante der Resistschicht gestreuteIonen in der antireflektierenden Schicht gestoppt werden, ist dieSchwellenspannung des Transistors mit dem zweiten Implantationsschritt mitder zweiten Energie gut einstellbar und es sind insbesondere keinelokalen Variationen zu beobachten.
    [0026] Besondersvorteilhaft erweist sich die Verwendung des erfindungsgemäßen Verfahrenszur Bildung eines Transistors, bei dem nach dem Schritt des Bereitstellendes Halbleiterwafers folgende Schritte ausgeführt werden: – Ätzen einesGrabens in die Oberseite des Substrats, wobei der Graben den erstenBereich umschließt,der das aktive Gebiet des zu bildenden Transistors definiert; und – Füllen desGrabens mit einem Isolationsmaterial bis zur Oberseite des Substrats,bei dem der Schritt des Rufbringens der amorphen Schicht umfasst,die amorphe Schicht oberhalb des Grabens aufzubringen; und bei demnach dem Schritt des Implantierens von Ionen mit einer zweiten Energiefolgende Schritte ausgeführtwerden: – Entfernender antireflektierenden Schicht und der amorphen Schicht; – Bildeneines Gate-Dielektrikums oberhalb der oberflächennahen Schicht; – Bildeneiner Gateelektrode oberhalb des Gate-Dielektrikums; und – Implantiereneines Source/Drain-Gebiets in der tiefen Wanne.
    [0027] VorteilhafteWeiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    [0028] DieErfindung wird nun anhand der beigefügten Zeichnung näher erläutert. Inder Zeichnung zeigen:
    [0029] 1A bis 1D eineAusführungsformeines erfindungsgemäßen Verfahrenszur Implantierung eines Halbleiterwafers, wobei jeweils schematischQuerschnittsansichten des Halbleiterwafers in verschiedenen Stufendes Verfahrens gezeigt sind,
    [0030] 2A bis 2C eineweitere Ausführungsformdes erfindungsgemäßen Verfahrens,wobei jeweils schematisch Querschnittsansichten eines Halbleiterwafersin verschiedenen Stufen des Verfahrens gezeigt sind, und
    [0031] 3 schematischeine Querschnittsansicht eines Halbleiterwafers.
    [0032] DieErfindung wird beispielhaft an einem Verfahren zur Implantierungeines Halbleiterwafers erläutert,wobei in einem ersten Implantationsschritt eine tiefe wannenförmige Strukturdotiert wird und in einem zweiten Implantationsschritt eine oberflächennaheDotierschicht gebildet wird. Die Erfindung lässt sich jedoch auch für andereDotierungen bzw. Dotierprofile anwenden, wie z. B. beim Dotiereneines Source- oder Drain-Gebietes bei der Herstellung von Transistoren.
    [0033] In 1A istschematisch ein Querschnitt durch einen Halbleiterwafer 5 gezeigt,der Ausgangspunkt des erfindungsgemäßen Verfahrens ist. Der Halbleiterwafer 5 umfasstein Substrat 10, das beispielsweise aus monokristallinemSilizium besteht. Unter Substrat 10 ist aber in diesemZusammenhang auch eine epitaktische monokristalline Schicht zu verstehen,die auf der Oberseite des Substrats aufgebracht wurde, oder auchein SOI-Wafer (silicon-on-insulator = Silizium auf Isolator), dereine isolierende Zwischenschicht aufweist. Der Siliziumkristalldes Substrats 10 ist relativ zur Oberflächennormale in einer Kristallhauptachseausgerichtet. Dies ist in kristallographischer Notation beispielsweisedie 100-Richtungdes Siliziumkristall.
    [0034] Ineinem ersten Schritt wird auf der Oberseite des Substrats 10 eineResistschicht 24 beispielsweise durch Aufschleudern aufgebracht.
    [0035] Anschließend wirdmit einem photolithographischen Projektionsapparat die Resistschicht 24 oberhalbeines ersten Bereichs 12 belichtet. Nach einem Entwicklungsschrittwird die Resistschicht 24 so strukturiert, dass die Oberseitedes Substrats 10 oberhalb des ersten Bereichs 12 freiliegt.Dies ist in 1A gezeigt. Das Strukturierender Resistschicht 24 wird mit einem Projektionsapparatdurch eine Belichtung der Resistschicht 24 im UV-Bereichausgeführt.Der erste Bereich 12 weist beispielsweise eine Fläche vonweniger als 1 μm2 auf.
    [0036] Anschließend erfolgt,wie in 1B gezeigt, ein Implantierenvon Ionen mit einer ersten Energie, wobei die Ionen im wesentlichensenkrecht zur Oberseite des Substrats 10 des Halbleiterwafers 5 auftreffen.Bei diesem ersten Implantationsschritt handelt es sich um niederenergetischesImplantieren, wobei eine dünneoberflächennaheSchicht dotiert wird. Die zweite Tiefe 30 der oberflächennahenSchicht 32 beträgtbeispielsweise 10 nm. Die Ionenimplantierung wird beispielsweisemit Phosphor-, Arsen- oder Bor-Ionen durchgeführt. Die erste Energie derIonen wird dabei in einem Bereich von 10 keV bis 100 keV, beispielsweise50 keV, gewählt.Bei diesen niedrigen Energien bewirkt normalerweise der Channeling-Effekt keine signifikante Änderungdes Dotierprofils.
    [0037] Fallsder erste Implantierungsschritt mit höherer Energie durchgeführt wird,kann optional vor dem Aufbringen der Resistschicht 24 eineamorphe Schicht 20 aufgebracht werden (nicht in 1A gezeigt).Dies wird beispielsweise mittels Aufwachsen einer Siliziumschichterreicht, die anschließendthermisch oxidiert wird. Ein CVD-Verfahren, bei dem Siliziumdioxidaus einer gasförmigenPhase auf der Oberseite des Substrats 10 konform abgeschieden wird,oder andere dem Fachmann bekannte Verfahren sind ebenfalls denkbar.
    [0038] Dieamorphe Schicht 20 wirkt dabei als Screening-Schicht, wobeiauf Grund ihrer geringen Dicke eine sehr dünne Schicht dotiert werdenkann ohne auf Grund von Vielfachstreuungen in der amorphen Schichteine Aufweitung zu beobachten. Die Dicke der amorphen Siliziumschichtwird üblicherweise ineinem Bereich von ungefähr10 nm gewählt.
    [0039] Ineinem nächstenSchritt, der in 1C gezeigt ist, wird über derstrukturierten Resistschicht 24 eine antireflektierendeAbdeckschicht 22 aufgebracht. In der Technik sind anorganischeoder organische Verbindungen bekannt, die als Ausgangsmaterial derantireflektierenden Abdeckschicht 22 dienen. Diese Materialienweisen im optischen oder im Ultraviolett-Bereich eine geringe Reflektivität auf. Dieantireflektierende Abdeckschicht 22 wird konform aufgebrachtund bedeckt das im ersten Bereich freigelegte Substrat 10,die Seitenwändeder strukturierten Resistschicht 24 und die Oberseite derstrukturierten Resistschicht 24.
    [0040] Ineinem nächstenSchritt, der in 1D gezeigt ist, erfolgt eineIonenimplantierung mit hochenergetischen Ionen einer zweiten Energie.Die Ionen treffen im wesentlichen senkrecht zur Oberseite des Substrats 10 desHalbleiterwafers 5 auf. Die Dicke der antireflektierendenAbdeckschicht 22 ist dabei so gewählt, dass die Ionen im erstenBereich 12 das Substrat 10 bis zu einer zweitenTiefe 26 in Form einer tiefen Wanne 28 dotieren.Die antireflektierende Abdeckschicht 22 wirkt während demhochenergetischem Implantieren als Screening-Schicht. Wird beispielsweisedie Implantierung mit 500 KeV Phosphor-Ionen durchgeführt, mussdie antireflektierende Schicht 22 eine Dicke von etwa 115nm aufweisen. Fürdie Dicke der Resistschicht gilt, dass die Ionen außerhalbdes ersten Bereichs 12 in der Resistschicht 24 gestopptwerden können.Da Ionen währendder zweiten Implantierung auch in der antireflektierenden Abdeckschicht 22 anden Seitenwänden derstrukturierten Resistschicht 24 gestoppt werden, muss eventuellbereits bei der Strukturierung der Resistschicht 24 einum diese Flächevergrößerter ersterBereich freigelegt werden, um das dotierte Gebiet mit der richtigenGröße zu definieren.
    [0041] ImErgebnis erhältman im ersten Bereich 12 des Substrats 10 einebis zu einer zweite Tiefe 26 dotierte Wanne 28.Bei der Verwendung von beispielsweise 500 keV Phosphor-Ionen beträgt die ersteTiefe etwa 1 μm,wobei das Maximum des Konzentrationsprofils bei etwa 600 nm liegt.
    [0042] Ineinem nächstenSchritt werden die antireflektierende Abdeckschicht 22 unddie strukturierte Resistschicht 24 entfernt. Dazu kannbeispielsweise ein Plasma-Entfernen (plasmastrip) durchgeführt werden,wobei nachfolgend ein Nassätzprozessangewendet wird.
    [0043] BeimKonzentrationsprofil gemäß der Erfindungverschiebt sich auf Grund des Energieverlustes der Ionen beim Durchgangdurch die antireflektierende Schicht, die in diesem Beispiel 115nm dick ist, die Lage der maximalen Konzentration um etwa 60 nm. Diesist jedoch in praktischen Anwendungsfällen unbedeutend und kann durchgeeignete Wahl der ersten Energie ausgeglichen werden. Ein Implantieren vonhochenergetischen Ionen durch die antireflektierende Schicht führt trotzeines senkrechten Einfallswinkels zu keinem Channeling-Effekt.
    [0044] Dasbisher beschriebene Verfahren lässt sichbesonders vorteilhaft zur Herstellung von Transistoren verwenden.Dazu sind in den 2A bis 2C diejenigenProzessschritte gezeigt, die zusätzlichzu den Prozessschritten gemäß 1A bis 1D ausgeführt werdenmüssen,um einen MOS-Transistorherstellen zu können.
    [0045] Ineinem CMOS-Prozess werden die verschiedenen Transistoren üblicherweisedurch einen Isolationsgraben (im Englischen shallow trench isolationgenannt) zu benachbarten Transistoren isoliert. Dazu wird vor demAufwachsen der Siliziumoxidschicht als amorphe Schicht 20 einGraben 14 in die Oberseite des Substrats geätzt, wobeider Graben den ersten Bereich 12 umschließt. Dererste Bereich 12 definiert das aktive Gebiet des zu bildendenTransistors.
    [0046] Anschließend wird,wie in 2A gezeigt, der Graben 14 miteinem Isolationsmaterial 16 bis zur Oberseite des Substrats 10 gefüllt. AlsFüllmaterial kannbei diesem Schritt beispielsweise Siliziumdioxid verwendet werden.
    [0047] Anschließend wird,wie auch bei der Prozessführunggemäß 1, die amorphe Schicht oberhalb des Grabens 14 unddes Substrats 10 des Halbleiterwafers 5 aufgebracht.Die weiteren Schritte, die sich an die Prozessführung gemäß 1D an schließen, sindin 2B und 2C gezeigt.Nach dem Implantieren der Ionen mit der zweiten Energie wird dieantireflektierende Schicht 22 und die strukturierte Resistschicht 24 entfernt.Dazu kann ein in der Technik bekanntes Plasma-Entfernen (plasma strip) mit anschließendem Nassätzen verwendetwerden.
    [0048] Nachdem Aufbringen eines Gate-Dielektrikums 44 oberhalb deroberflächennahenSchicht 32 und anschließender Gate-Stack Definitionzur Bildung einer Gate-Elektrode 46 wird ein Source-Gebiet 40 undein Drain-Gebiet 42 in die tiefe Wanne 28 in einemweiteren Implantierungsschritt gebildet (üblicherweise selbstjustiertzum Gate-Stack).
    [0049] WeitereSchritte, wie z.B. thermische Oxidation zur Bildung des Gatedielektrikumoder Nitridierung, sind dem Fachmann bei der Herstellung von Transistorenbekannt und werden hier nicht ausführlich erläutert.
    [0050] Dietiefe Wanne 28 kann beispielsweise p- oder n-dotiert sein,wobei das Source-Gebiet 40 und das Drain-Gebiet 42 eineentgegengesetzte Dotierung zur Wanne 28 aufweisen. Dieoberflächennahe Schicht 32 liegtdirekt unter dem Gate-Dielektrikum 44 undder Gate-Elektrode 46. Auf Grund der Dotierung der oberflächennahenSchicht 32 ändertsich die Schwellenspannung des Transistors, so dass diese genaueingestellt werden kann. Diese Anpassung der Schwellenspannung mittelseiner dotierten Schicht ist in der Technik üblich. Sie wird sowohl bei selbstleitendenFETs als auch bei selbstsperrenden FETs angewandt.
    [0051] AufGrund des erfindungsgemäßen Verfahrenswurde die Dotierung der Wanne 28 mit senkrecht einfallendenIonen durchgeführt,ohne unter einem Channeling-Effekt zu leiden. Damit ist das Wannengebietin seiner lateralen Ausdehnung sehr ge nau definiert, insbesonderetreten keine Abschattungseffekte oder Unterschneidungseffekte auf,wie dies bei der Schrägimplantation üblicherweisezu beobachten ist. Dies wurde auf vorteilhafte Weise durch das Einführen einerantireflektierenden Schicht 22 als Screening-Schicht erreicht.
    [0052] Wiebereits erwähntergeben sich durch die antireflektierende Schicht auch bei der photolithographischenStrukturierung der Resistschicht viele Vorteile. Die Verwendungder antireflektierenden Schicht 22 bewirkt aber auch nocheine weitere Verbesserung bei der Herstellung von Transistoren,wie im nächstenAbschnitt erläutertwird.
    [0053] In 3 istdie Dotierung der Wanne 28 nach einem in der Technik bekanntenVerfahren gezeigt. Bei der Dotierung der Wanne 28 im Bereich 12 istzu Begrenzung die Resistschicht 24 vorgesehen. Zur Illustrationsind in die Wanne 28 bereits das Source-Gebiet 40 unddas Drain-Gebiet 42 eingezeichnet. Über dem Source-Gebiet 40 unddem Drain-Gebiet 42 ist zur Verdeutlichung gestricheltdie Lage der späterenGate-Elektrode 46 mit darunterliegendem Gate-Dielektrikum 44 eingezeichnet.Bei der Ionenimplantierung zur Bildung des Wannengebietes 28 können Ionenauch an der Kante der Resistschicht 24 beispielsweise amPunkt 50 oder am Punkt 50' gestreut werden. Ein Teil dergestreuten Ionen, in 4 mit den Pfeilen 54 bezeichnet,treffen auf das Kanalgebiet des Transistors zwischen Source 40 undDrain 42. Diese Ionen bewirken, ähnlich wie die Ionen bei derImplantierung der oberflächennahenSchicht 32 eine Veränderungder Schwellenspannung.
    [0054] Beieiner Prozessführunggemäß 3 beobachtetman somit lokale Variationen der Schwellenspannungen auf einem Halbleiterwafer,die insbesondere auch von dem Abstand 48 zur Kante derResistschicht 24 abhängen.Insbesondere wird die Konzentration der in das Kanalgebiet gestreutenIonen mit kleiner werdendem Abstand 48 zunehmen, was in 3 durchdas grau schattierte Band im Kanalbereich zwischen Source 40 undDrain 42 angedeutet ist.
    [0055] Beieiner Prozessführunggemäß der Erfindungwerden die im Bereich der antireflektierenden Schicht 22 über denSeitenwändender strukturierten Resistschicht 24 gestreuten Ionen inder antireflektierenden Schicht 22 absorbiert. Dadurchtreten keine Variationen der Schwellenspannungen der Transistorenauf. Die mit dem erfindungsgemäßen Verfahren hergestelltenTransistoren weisen eine deutlich verbesserte Uniformität der Schwellenspannungauf, was zu höhererGutausbeute und somit niedrigeren Herstellungskosten führt.
    5 Halbleiterwafer 10 Substrat 12 ersterBereich 14 Graben 16 Isolationsmaterial 22 Abdeckschicht 24 Resistschicht 26 ersteTiefe 28 Wanne 30 zweiteTiefe 32 oberflächennaheSchicht 40 Source-Gebiet 42 Drain-Gebiet 44 Gate-Dielektrikum 46 Gate-Elektrode 48 Abstand 50,50' Streuzentrum 54 gestreuteIonen
    权利要求:
    Claims (14)
    [1] Verfahren zur Implantierung eines Halbleiterwafers,umfassend folgende Schritte: – Bereitstellen des Halbleiterwafers(5) mit einem Substrat (10); – Aufbringeneiner Resistschicht (24) auf einer Oberseite des Substrats(10); – Strukturierender Resistschicht (24), um die Oberseite des Substrats(10) oberhalb eines ersten Bereichs (12) freizulegen; – Implantierenvon Ionen mit einer ersten Energie, wobei die Ionen im wesentlichensenkrecht zur Oberseite des Substrats (10) des Halbleiterwafers(5) auftreffen und die erste Energie so gewählt ist,dass die Ionen im ersten Bereich (12) das Substrat (10)des Halbleiterwafers (5) bis zu einer ersten Tiefe (30)in Form einer oberflächennahenSchicht (32) dotieren; – Aufbringen einer antireflektierendenAbdeckschicht (22) überder Resistschicht (24); und – Implantieren von Ionen miteiner zweiten Energie, wobei die Ionen im wesentlichen senkrechtzur Oberseite des Substrats (10) des Halbleiterwafers (5)auftreffen und die zweite Energie und die Dicke der antireflektierendenAbdeckschicht (22) so gewählt sind, dass die Ionen imersten Bereich das Substrat (10) des Halbleiterwafers (5)bis zu einer zweiten Tiefe (26) in Form einer tiefen Wanne(28) dotieren.
    [2] Verfahren nach Anspruch 1, bei dem beim Schritt desImplantierens der Ionen die erste Energie so gewählt wird, dass die erste Tiefeweniger als 100 nm beträgt.
    [3] Verfahren nach Anspruch 2, bei dem beim Schritt desImplantierens der Ionen die zweite Energie so gewählt wird,dass die zweite Tiefe ungefähr 300nm bis 1 μmbeträgt.
    [4] Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Schrittdes Implantierens der Ionen mit der ersten Energie mit Phosphor-,Arsen-, Antimon- oder Indium- oder Bor-Ionen durchgeführt wird,wobei die erste Energie ungefähr5 keV bis 40 keV beträgt.
    [5] Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schrittdes Implantierens der Ionen mit der zweiten Energie mit Phosphor-,Arsen-, Antimon-, Indium- oder Bor-Ionen durchgeführt wird,wobei die zweite Energie ungefähr100 keV bis 1000 keV beträgt.
    [6] Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Schrittdes Aufbringens der antireflektierenden Abdeckschicht (22)so ausgeführtwird, dass die antireflektierende Abdeckschicht (22) miteiner Dicke im Bereich von 50 nm bis 500 nm, vorzugsweise von 100nm bis 200 nm, aufgebracht wird.
    [7] Verfahren nach einem der Ansprüche 1 bis 6, bei dem der Schrittdes Strukturierens der Resistschicht so ausgeführt wird, dass der erste Bereich eineFlächevon weniger als 1 μm2 aufweist.
    [8] Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Schrittdes Aufbringens der antireflektierenden Abdeckschicht (22)so ausgeführtwird, dass die antireflektierenden Abdeckschicht (22) einorganisches Material umfasst.
    [9] Verfahren nach Anspruch 8, bei dem der Schritt desAufbringens der Resistschicht (24) so ausgeführt wird,dass die Resistschicht (24) zur Strukturierung im W-Bereichgeeignet ist.
    [10] Verfahren nach Anspruch 9, bei dem der Schritt desStrukturierens der Resistschicht (24) mittels eines lithographischenProjektionsapparates ausgeführtwird, der eine Belichtung der Resistschicht (24) im UV-Bereichdurchführt.
    [11] Verfahren nach einem der Ansprüche 1 bis 10, bei dem die Dickeder antireflektierenden Abdeckschicht (22) so gewählt wird,dass beim Schritt des Implantierens der Ionen mit der zweiten Energie diean der antireflektierenden Abdeckschicht (22) im Bereichder Seitenwändeder strukturierten Resistschicht gestreuten Ionen in der antireflektierenden Abdeckschicht(22) gestoppt werden.
    [12] Verfahren nach einem der Ansprüche 1 bis 10, bei dem vor demAufbringen der Resistschicht (24) folgender Schritt ausgeführt wird: – Aufbringeneiner amorphen Schicht (20) auf der Oberseite des Substrats(10).
    [13] Integrierte Halbleiterschaltung, die wenigstenseinen Feldeffekttransistor aufweist, dessen Wanne und dessen dotierterBereich zur Festlegung seiner Schwellenspannung mit dem Verfahrengemäß Ansprüche 1 bis12 gebildet sind.
    [14] Verwendung des Verfahrens nach einem der Ansprüche 1 bis12 zur Bildung eines Transistors, bei dem nach dem Schritt des Bereitstellendes Halbleiterwafers folgende Schritte ausgeführt werden: – Ätzen einesGrabens in die Oberseite des Substrats, wobei der Graben den erstenBereich (12) umschließt,der das aktive Gebiet des zu bildenden Transistors definiert; und – Füllen desGrabens mit einem Isolationsmaterial (16) bis zur Oberseitedes Substrats, bei dem der Schritt des Abscheidens der amorphen, Schichtumfasst, die amorphe Schicht oberhalb des Grabens abzuscheiden; undbei dem nach dem Schritt des Implantierens von Ionen mit einer zweitenEnergie folgende Schritte ausgeführtwerden: – Entfernender antireflektierenden Schicht und der amorphen Schicht; – Bildeneines Gate-Dielektrikums oberhalb der oberflächennahen Schicht (32); – Bildeneiner Gateelektrode oberhalb des Gate-Dielektrikums; und – Implantiereneines Source/Drain-Gebiets in der tiefen Wanne.
    类似技术:
    公开号 | 公开日 | 专利标题
    US7883979B2|2011-02-08|Method for manufacturing a semiconductor device with reduced floating body effect
    US7741138B2|2010-06-22|Semiconductor device and fabricating method thereof
    US8404546B2|2013-03-26|Source/drain carbon implant and RTA anneal, pre-SiGe deposition
    TWI342061B|2011-05-11|Method for asymmetric spacer formation
    US6524901B1|2003-02-25|Method for forming a notched damascene planar poly/metal gate
    US7364957B2|2008-04-29|Method and apparatus for semiconductor device with improved source/drain junctions
    US7078284B2|2006-07-18|Method for forming a notched gate
    US6756264B2|2004-06-29|Applying epitaxial silicon in disposable spacer flow
    US5899732A|1999-05-04|Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device
    US8703593B2|2014-04-22|Techniques for FinFET doping
    DE10201864B4|2006-02-02|CMOS-Halbleitervorrichtung und Verfahren zur Herstellung derselben
    EP0931350B1|2002-02-27|Verfahren zur Herstellung eines selbstjustierten kurzkanal- VMOS feldeffekttransistors
    US6359310B1|2002-03-19|Shallow doped junctions with a variable profile gradation of dopants
    TWI260731B|2006-08-21|A method of forming differential spacers for individual optimization of n-channel and p-channel transistors
    US6777299B1|2004-08-17|Method for removal of a spacer
    KR100387389B1|2003-06-12|반도체 장치 및 그 제조 방법
    TWI387009B|2013-02-21|藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術
    US7355233B2|2008-04-08|Apparatus and method for multiple-gate semiconductor device with angled sidewalls
    US5158903A|1992-10-27|Method for producing a field-effect type semiconductor device
    US5960276A|1999-09-28|Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
    US8357569B2|2013-01-22|Method of fabricating finfet device
    US6924561B1|2005-08-02|SRAM formation using shadow implantation
    US6593623B1|2003-07-15|Reduced channel length lightly doped drain transistor using a sub-amorphous large tilt angle implant to provide enhanced lateral diffusion
    KR100305623B1|2001-10-20|이온주입을이용한반도체장치의제조방법
    US7381622B2|2008-06-03|Method for forming embedded strained drain/source regions based on a combined spacer and cavity etch process
    同族专利:
    公开号 | 公开日
    DE102004025112B4|2008-04-10|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-12-22| OP8| Request for examination as to paragraph 44 patent law|
    2008-05-15| 8327| Change in the person/name/address of the patent owner|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2008-10-02| 8364| No opposition during term of opposition|
    2010-03-25| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE102004025112A|DE102004025112B4|2004-05-21|2004-05-21|Verfahren zur Implantierung eines Halbleiterwafers und integrierte Halbleiterschaltung|DE102004025112A| DE102004025112B4|2004-05-21|2004-05-21|Verfahren zur Implantierung eines Halbleiterwafers und integrierte Halbleiterschaltung|
    [返回顶部]